Conception Incrémentale Prouvée pour prototypage rapide de NoC tolérant aux fautes à base de technologie FPGA : CIPRONoC

Abstract

Les approches pour la conception de tolérance aux fautes de réseau sur puce (NoC) pour une utilisation dans un System-on-Chip (SoC) à base de technologie reconfigurable FPGA sont complexes surtout pour les systèmes sur puce multiprocesseur (MPSoC). Pour ce but, l'utilisation de méthodes formelles rigoureuses, basées sur la conception incrémentale et la théorie de la preuve, est devenue une étape essentielle dans le processus de validation. La méthode formelle Event-B est une approche prometteuse pour être utilisée pour développer un modèle et de prouver la sûreté de fonctionnement des architectures MPSoCs. À cet effet, ce manuscrit propose une approche de la vérification formelle pour NoCs et les contraintes de sûreté de fonctionnement d‘une architecture NoC comprenant le choix relatif au chemin de routage des paquets de données et la stratégie imposée pour les nœuds détectés comme défectueux. Le processus de formalisation est basé sur un développement correctement validé par construction de l'architecture NoC en utilisant le formalisme de Event-B. La partie statique du modèle est spécifiée dans le contexte et la partie dynamique dans la machine. Les résultats obtenus par raffinement démontrent l‘efficacité de détecter au préalable des erreurs dans un système afin de proposer des solutions pour assurer un fonctionnement fiable.